設計應用-AET-電子技術應用

一種基于LoRa的動態識別和樓層判定方法[其他][其他]

針對室內三維定位中垂直方向的樓層判定算法復雜度高、準確率低等問題，提出一種基于LoRa的動態識別和樓層判定方法。首先,在樓宇內按需部署縱向定位設備；然后，建立室內各層樓梯口的LoRa信號指紋庫，劃定對應不同樓層信號強度特征的判定閾值；最后結合LoRa-RSSI動態識別和樓層判定方法，捕捉室內動態下無線信號強度的實時變化，實現上下樓活動動態識別，提高樓層判定的準確率。實驗結果表明，方法識別判定準確率達97.9%，實現簡單，不受外界環境影響，可快速按需部署。結合室內二維定位技術，提供了一種新的室內人、物三維定位方法和思路。

發表于：2021/7/28 16:42:00

核電數字化控制系統與第三方系統接口研究[其他][其他]

隨著數字化控制系統DCS廣泛應用于核電廠，核電廠主控室也在向功能更完善、布局更集中的先進主控室過渡，這一技術特點使得主控室操縱員主要依賴操作員站上的顯示器和鍵盤鼠標實現對電廠工藝系統的監控，因此需要將DCS以外的第三方儀控系統與DCS系統進行信息與監控集成。基于此需求，介紹了接口設計的一般原則，具體闡述了福清核電DCS系統與第三方儀控系統接口設計，并以DCS與KRT系統接口為實例，論述了采用I/A平臺FDSI模塊實現第三方儀控系統接口的具體實施。

發表于：2021/7/28 16:38:00

基于Arduino和語音識別的智能垃圾分類系統[其他][其他]

在上海、北京等全國多個省市陸續推出垃圾分類管理辦法和要求的大背景下，為了能夠更好地幫助居民進行垃圾分類，提出了基于Arduino和語音識別的智能垃圾分類系統。該系統由Android移動端APP、HC-05藍牙模塊、下位機控制模塊構成。Android移動端APP接收語音輸入，識別并加以分類，并通過HC-05藍牙模塊將分類結果發送到Arduino開發板，Arduino開發板根據分類結果控制相應舵機轉動，從而帶動對應分類的垃圾桶蓋打開，實現垃圾分類。實驗測試結果表明，該系統識別準確率高，具有實用價值。

發表于：2021/7/28 16:34:00

Spectre X RF在大規模RFIC設計中的應用[其他][其他]

隨著工藝尺寸的不斷縮小，電路規模的不斷復雜化以及版圖中寄生規模的不斷增大，在一些大規模的后仿驗證過程中，Cadence公司提供的模擬全精度仿真器Spectre/APS/APS RF已不能滿足需求。針對這一問題，Cadence于2019年推出APS的下一代模擬全精度仿真器Spectre X，在實際使用過程中發現其對普通模擬仿真性能提升明顯并且基本保持了APS的仿真精度。2020年，Cadence推出其APS RF的下一代仿真器Spectre X RF 仿真器。RF仿真在整體仿真驗證流程中同樣占據很大一部分，在將其應用到實際項目前，需要與APS RF對比其性能和速度。介紹了Spectre X RF的用法，并重點介紹在幾種采用不同工藝的RFIC設計中，仿真器Spectre APS RF與Spectre X RF仿真性能與精度的對比情況。

發表于：2021/7/28 16:29:00

基于信號與電源完整性的有效分析優化2.5D-3D的設計[其他][其他]

HBM(高帶寬內存)存儲系統與傳統的DRAM接口相比，具有高速率和低功耗特性。在2.5D/3D的設計中，隨著HBM速率的提高，對信號與電源完整性的設計的考量越來越重要，如何通過有效的仿真指導產品的設計是一個挑戰。首先從信號完整性的角度討論了設計的考量點，其次從電源完整性的角度討論電源噪聲在高速傳輸信號中的影響，并提出了如何仿真與預測大量同步開關噪聲等電源噪聲對眼圖的影響，最后基于芯片的測試結果對比仿真，給出結論。

發表于：2021/7/28 16:25:00

5 nm MSOA RapidPDK及物理實現[其他][其他]

隨著當今電子行業的發展，對SoC芯片，尤其是數模混合芯片的要求越來越高。和傳統的DEF/GDS數據交互方式相比，Mixed Signal Open Database(MSOA) RapidPDK可以幫助設計人員通過相同的PDK更好地完成數字工具Innovus和模擬工具Virtuoso之間的數據傳遞。首先描述了5 nm MSOA RapidPDK生成方式，其次使用生成的PDK實現5 nm IP物理實現，同時驗證MSOA flow對5 nm設計在版圖完成和交付方面的速率提升。

發表于：2021/7/28 16:20:00

Tempus-PI仿真和實測關鍵時序路徑的一致性研究[其他][其他]

傳統的靜態時序分析會將電壓的不一致性作為減弱參數形式，以一定的余量幫助使用者覆蓋大部分真實芯片中的情況。但是隨著芯片越來越大，軟硬件的功能越來越多，由于電壓降引起的時序違例越來越多。很多情況下IR的分析是符合標準的。現在主流的大規模芯片如AI芯片都是基于12 nm、7 nm或者更小的技術節點。封裝還會引入3DIC。電壓降分析越來越復雜也越來越重要。與此同時，時序分析也將會引入電壓降的影響。Tempus-PI提供一個真正的時序和電壓降協同仿真的簽核流程，以此來幫助找到真正的電壓敏感的關鍵路徑。該仿真工作的結果得到了芯片測試的一致性驗證。

發表于：2021/7/28 16:16:00

基于Palladium AVIP的SoC驗證方案[其他][其他]

由于片上系統芯片(System on Chip，SoC)規模越來越大，軟件仿真速度在一些大的場景測試用例下已經很難滿足驗證計劃時間的要求。現場可編程門陣列(Field Programmable Gate Array，FPGA)原型驗證平臺容量的限制，以及需要修改時鐘樹等特性導致FPGA平臺并不適合做功耗/性能評估。基于Emulator平臺的仿真加速以及功耗/性能評估已經成為一種趨勢。可以使用Emulator的加速驗證知識產權(Accelerated Verification Intellectual Property，AVIP)替換軟件仿真用的驗證知識產權(Verification Intellectual Property，VIP)來做仿真加速。以及使用高級微控制器總線結構(Advanced Micro-controller Bus Architecture，AMBA) AVIP來模擬或者監控總線的傳輸，結合其他工具可以用來做功能/功耗/性能相關的驗證工作，大大加速了芯片相關開發驗證的進程。

發表于：2021/7/28 16:06:00

基于vManager的大規模IC驗證自動化解決方案[其他][其他]

介紹了驗證管理工具vManager,通過Python調用vAPI接口與企業級的產品需求管理工具Microsoft TFS和用戶數據后臺對接，實現了從自動創建驗證需求框架(即vPlan)自動執行回歸驗證，自動提取驗證結果反標回Microsoft TFS中的需求狀態，自動提取驗證結果呈現到驗證看板的自動化驗證管理全流程。方案旨在自動化、規范化地實現驗證需求到vPlan的同步，驗證回歸狀態和覆蓋率的實時匯總，實現驗證的高效率和高透明度，需求跟蹤達到滴水不漏。該方案還采用了vManager最新一代的High Available模式，可實現跨地域的多團隊合作與數據共享，并且部署了多引擎驗證工具包括Xcelium、JapserGold和Palladium的驗證管理，實現了多維度的驗證數據匯總。目前該方案已經部署到真實的研發環境中，為vManager在國內比較領先的應用，為業內提供“跨地域合作+多個仿真引擎”的大規模驗證方案提供了非常有價值的參考。

發表于：2021/7/28 14:55:00

基于Innovus工具的IR Drop自動化修復[其他][其他]

在先進工藝節點下，芯片電源網絡的電阻增加和高密度的晶體管同時翻轉會在VDD和VSS上產生電壓降(IR Drop)，導致芯片產生時序問題和功能性障礙。采用基于Innovus工具的三種自動化IR Drop修復流程在PR (Placement and Route)階段優化模塊的動態IR Drop。結果表明，Pegasus PG Fix Flow和IR-Aware Placement這兩種方法能分別修復設計的48%和33.8%的IR Drop違例，且不會惡化時序和DRC（Design Rule Check），而IR-Aware PG Strape Addition這種方法的優化力度相對較小，且會使DRC有較大程度的惡化。

發表于：2021/7/28 14:51:00